Maker : AMIC Technology
Part No. : A65H83181P-7

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Product Information

A65H73361/A65H83181 Series Preliminary Document Title 128K x 36 & 256K x 18 Late Write Synchronous Fast SRAM with Pipelined Data Output 128K x 36 & 256K x 18 Late Write Synchronous Fast SRAM with Pipelined Data Output Revision History Rev. No. 2.0 History Add JTAG standard Issue Date February 12, 1999 Remark Preliminary PRELIMINARY (February, 1999, Version 2.0) AMIC Technology, Inc. A65H73361/A65H83181 Series Preliminary Features n n n n 128K x 36 & 256K x 18 Late Write Synchronous Fast SRAM with Pipelined Data Output Fast access times: 2.5/3.0/3.5ns 128k x 36 or 256k x 18 organizations CMOS technology Register to register synchronous operation with selftimed late write n Single +3.3V ±5% power supply n Individual byte write and global write n n n n n n n HSTL input & output levels Boundary scan(JTAG) IEEE 1149.1 compatible Asynchronous output enable Sleep mode (ZZ) Programmable impedance output drivers JEDEC Standard pinout and boundary scan order 7 x 17 bump plastic ball grid array (PBGA) package General Description The A65H73361 and A65H83181 are 128k words by 36 bits and 256k words by 18 bits late write synchronous 4Mb SRAMS built using high performance CMOS process. The differential clock are used to control the timing of read/write operation and all internal operations are selftimed. The positive edge triggered CK clock input controls all addresses write-enables and Synchronous select and data ins are registered. The data outs are controlled by the output registers off the next positive clock edge to be updated. The internal write buffer enables write data to be accepted on the rising edge of the clock one cycle after address and control signals. The SRAM uses HSTL I/O interfaces with programmable impedance output drivers allowing the outputs to match the impedance of the circuit traces which reduces signal reflections. PRELIMINARY (February, 1999, Version 2.0) 1 AMIC Technology, Inc. A65H73361/A65H83181 Series Pin Configuration A65H73361 1 2 3 4 5 6 7 1 2 A65H83181 3 4 5 6 7 A VDDQ B NC C NC D DQ 18 E DQ 20 F VDDQ G DQ 23 H DQ 25 J VDDQ K DQ 34 L DQ 32 M VDDQ N DQ 29 P DQ 27 R NC T NC U VDDQ TMS TDI TCK TDO NC VDDQ NC SA3 SA2 SA13 NC ZZ SA4 M1 VDD M2 SA12 NC DQ 25 VSS SA1 VSS DQ 1 DQ 0 DQ 30 VSS SA0 VSS DQ 3 DQ 2 DQ 31 DQ 33 SBWd VSS CK SW SBWa VSS DQ 6 DQ 4 DQ 5 DQ 35 VSS CK VSS DQ 8 DQ 7 VDD Vref VDD Vref VDD VDDQ DQ 26 DQ 24 SBWC VSS NC NC SBWb VSS DQ 15 DQ 17 DQ 14 DQ 22 VSS G VSS DQ 13 VDDQ DQ 21 VSS SS VSS DQ 12 DQ 11 DQ 19 VSS ZQ VSS DQ 10 DQ 9 SA6 SA9 VDD SA10 SA15 NC NC SA8 NC SA11 NC NC SA5 SA7 NC SA16 SA14 VDDQ A VDDQ B NC C NC D DQ 9 E NC F VDDQ G NC H DQ 16 J VDDQ K NC L DQ 14 M VDDQ N DQ 11 P NC R NC T NC U VDDQ TMS TDI TCK TDO NC VDDQ SA2 SA3 NC SA17 SA12 ZZ SA4 M1 VDD M2 SA13 NC DQ 10 VSS SA1 VSS NC DQ 0 NC VSS SA0 VSS DQ 3 NC VDDQ DQ 13 VSS SW NC VSS CK SBWa VSS DQ 6 NC NC VDDQ DQ 17 VSS CK VSS NC DQ 7 VDD Vref VDD Vref VDD VDDQ DQ 16 NC DQ 15 SBWb VSS NC NC VSS VSS NC DQ 8 DQ 5 NC NC VSS G VSS DQ 4 VDDQ DQ 12 VSS SS VSS NC DQ 2 NC VSS ZQ VSS DQ 1 NC SA6 SA9 VDD SA10 SA15 NC NC SA8 NC SA11 NC NC SA5 SA7 NC SA16 SA14 VDDQ PRELIMINARY (February, 1999, Version 2.0) 2 AMIC Technology, Inc. A65H73361/A65H83181 Series Block Diagram SA0-SA17 CK SS ZZ SW SW Register Latch RD Add Register WR Add Register Row Decoder 128Kx36 or 256Kx18 Array Column Decoder Read/Write Amp 2:1 MUX SW Register SBW Latch SBW Register SBW Register Match 2:1 MUX Write Buffer Data Out Registor SS Register SS Register G DQ0 - DQ35 Pin Description SA0-SA17 Address input (X18 : SA0 - SA17, X36 : SA0 - SA16) DQ0-DQ35 Data I/O (X18 : DQ0 - DQ17, X36 : DQ0 - DQ35) G Asynchronous output enable SS M1, M2 VREP(2) VDD VSS VDDQ ZZ ZQ NC Synchronous select CK , CK Differential input register clocks Write enable. Global Write enable. Byte a (DQ0-DQ8) Write enable. Byte b (DQ9-DQ17) Write enable. Byte c (DQ18-DQ26) Write enable. Byte d (DQ27-DQ35) IEEE 1149.1 test inputs(LVTTL levels) IEEE 1149.1 te...

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